IBM、世界初の「サブ1ナノメートル」半導体チップ技術を発表

　米IBMは2026年6月25日（現地時間）、半導体分野における画期的な進展として、0.7ナノメートル（7オングストローム・ノード）に到達した世界初の「サブ1ナノメートル（nm）」チップ技術を発表した。従来のシリコン微細化プロセスが物理的・原子的な限界に直面する中、今回の発表は半導体業界の微細化ロードマップを今後10年間にわたり牽引する重要な節目となる。半導体は、現代のコンピューティング、家電、通信機器、輸送システム、さらには重要インフラにいたるまで、あらゆるデジタル社会の基盤において極めて重要な役割を果たしており、今回の技術革新がもたらす影響は計り知れない。

　開発されたサブ1nmチップは、爪ほどのサイズの中に約1,000億個のトランジスターを集積しており、同社が2021年に発表した2nmチップのほぼ2倍におよぶ圧倒的な集積密度を達成した。公開された技術検証結果によると、この最新チップは従来の2nmノード・チップと比較して、同一電力であれば最大50％の性能向上、または同一性能であれば最大70％のエネルギー効率向上が期待できる。これにより、急速に需要が拡大している生成AIの処理能力、大規模なクラウド・インフラ、次世代電子機器などの演算能力を飛躍的に高めることが可能となる。データセンターの消費電力爆発が世界的な課題となる中、この劇的な省電力化はグリーンコンピューティングの実現へ向けた強力なブレークスルーとなる。

　この超高密度集積と性能向上を実現した背景には、「ナノスタック」と呼ばれる業界初となる革新的な三次元トランジスター・アーキテクチャーの開発がある。ナノスタックは、最先端のナノシート技術をさらに進化させたもので、3D逐次集積技術を活用してトランジスターを垂直方向に積層しつつ、水平方向にずらして配置（スタガード・チャネル）する独自の構造を持つ。さらに、積層された層ごとに異なる材料の組み合わせを使用できるため、各トランジスターの性能と電力効率を個別に最適化できる革新的な利点もある。すでに「VLSI 2026」で発表された最新研究では、このナノスタック構造を適用することで、半導体メモリの一種であるSRAMのセルサイズを約40％縮小可能であることが実証されており、実用的な製造可能性と高いデータ処理要求への適応性が客観的に示されている。寸法が原子サイズへと迫るオングストローム・レベルのスケーリング時代において、この新構造は技術ロードマップに新たな光を当てるものだ。

　この研究開発は、ニューヨーク州アルバニーにあるIBMの最先端半導体研究施設において、Lam Researchや東京エレクトロン、SCREENセミコンダクターソリューションズといった世界の主要装置・材料メーカーとの強固なパートナーシップのもとで進められている。施設には、ASML社が開発した極めて高精度な回路描画を可能にする次世代の「High NA EUV（高NA極端紫外線）」リソグラフィー装置が間もなく導入される予定で、さらなるプロセス技術の確立を目指す。また、同社は米国での量子ウエハー製造体制の構築に向け、世界初となる量子専用ファウンドリーの独立企業「Anderon」の設立計画も直近で明かしている。IBMは、このナノスタック技術を盛り込んだサブ1nmノードチップについて、早ければ今後5年以内での実用化を見込んでおり、次世代の超高度情報化社会を支える中核技術としての確立を急ぐ。

参考URL：https://jp.newsroom.ibm.com/2026-06-25-ibm-debuts-worlds-first-sub-1-nanometer-chip-technology

https://denpanews.jp/